[10월과학자 선정이유] 단전자 트랜지스터 개발

[10월과학자 선정이유] 단전자 트랜지스터 개발

김은규박사는 테라비트급 기억소자 제작의 핵심기술인 단(單)전자 트랜지스터(SET·Single Electron Transistor)를 개발했다.

테라비트급 반도체는 1기가비트의 1,000배에 해당하는 용량과 처리속도를 갖는 소자. 차세대반도체로 주목받고 있는 테라급 반도체소자가 실용화되면 초고집적화된 초미니 슈퍼컴퓨터 개발이 가능할 것으로 학계는 내다보고 있다.

「무어의 법칙」처럼 매 18개월마다 2배로 고집적화되고 있는 반도체칩은 현재 1기가D램에 이어 곧 4기가D램이 개발될 것으로 전망되고 있다.

그러나 반도체소자는 작게 만들면 만들수록 집적화의 한계가 생기는 문제점이 있다. 2006년께 개발이 기대되는 16기가D램 이상급 소자부터는 반도체가 가지는 물성적 특성을 활용할 수 없다는 점이다. 즉 기가D램에 쓰이는 트랜지스터의 경우 보통 1만개의 전자를 이용해 연산기능을 수행하는데 비해 16, 64기가D램은 좁은 공간에서 10∼100개 만의 전자 이동으로 오작동이나 아예 작동되지 않는 문제점이 발생하게 된다.

金박사 연구팀이 개발한 단전자 트랜지스터는 이 문제점을 극복하기 위해 전자 한 개만으로 이용, 축적과 방전에 의해 메모리의 기본단위인 1과 0의 연산동작이 가능하도록 만들었다. 반도체 기판위에 아주 작은방(양자점 量子點)을 만들고 그방을 전자 하나가 들어가고 나오도록 함으로서 반도체 특성의 한계를 극복하고 전력소모도 극소화시켰다.

연구개발의 또 다른 문제점은 단한개 전자가 들어가고 나가는 단전자 턴넬링 현상을 상온에서 일으키기 위해서 양자점의 크기를 10나노미터(1나노미터는 100만분의 1센티미터)이하로 줄여야 한다는 것.

기존의 제작된 단전자트랜지스터의 경우 실리콘웨어퍼를 50나노미터 이하 크기로 파내는 기술로 77K(영하 196도)이하 저온에서만 작동됐다.

연구팀은 이 작은 방을 만들기 위해 비가 올 때 유리에 물방울이 맺히는 현상과 같은 자발형성법을 이용했다. 이 방법은 기판을 긁어내는 기존 전자빔방식과 달리 실리콘 양자점을 갈륨비소나 실리콘산화막위에 직접 만든다. 나노 크기의 양자점 양쪽으로 알루미늄 전극을 30∼40나노미터 정도의 간격으로 연결, 단전자 트랜지스터 구조를 완성시켰다.

미국, 일본 등 선진국들은 D램 반도체 이후의 메모리소자로 부각되고 있는 단전자트랜지스터 소자에 대한 연구를 앞다퉈 진행중이다. 특히 소자특성에 대한 연구는 이론적으로 상당히 정립돼 있다.

심사위원들은『이번 연구가 기존 반도체소자의 한계성을 극복, 선진국수준의 나노소자에 대한 핵심원천 기술을 개발했다는데 의의가 있다』고 말했다.

국내 반도체 D램 제조기술은 10나노미터급 미세가공과 집적소자 설계기술 등을 갖춰 이번 단전자트랜지스터를 기본소자로 테라비트급 메모리개발에 유리한 발판이 마련됐다는 평가다.

이번 연구는 특히 원천기술 확보와 함께 관련산업 전반에도 큰 영향을 미칠것으로 기대되고 있다. 2010년 세계 반도체 메모리시장의 절반이 단전자트랜지스터로 대체될 경우 500억달러의 세계시장이 형성될 것이라는게 전문가들의 전망. 이에따라 우리나라가 단전자트랜지스터 메모리시장에서 40%의 점유율을 달성할 경우 200억달러의 수출효과가 예상된다.

/박현욱기자[e-mail]

◇심사위원 朴勝德 전 한국표준과학연구원원장(위원장) 具本國 삼성전자 기술총괄고문 權寧漢 한국전기연구소소장 金鎭銅 서울경제신문 주필 金忠燮 한국화학연구소소장 南壽祐 한국과학기술원 재료공학과교수 朴虎君 한국과학기술연구원원장 李文基 연세대학교 전자공학과교수 孫章烈 한양대학교 건축공학과교수 余琮琪 LG화학기술연구원원장 李埈承 이화여자대학교 생물학과교수 鄭明世 한국표준과학연구원원장 鄭在明 서울대학교 수학과교수 蔡載宇 인하대학교 기계공학과교수 崔在益 과학기술부 기획조정심의관

입력시간 2000/10/11 18:28

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