케이던스가 반도체 2나노미터(㎚·10억분의 1m) 공정 난도가 3나노 공정보다 최대 10배 증가할 것이라고 전망했다. 회로 미세화와 함께 3차원(D) 반도체 패키징도 반도체 설계 툴(EDA) 수요 증가에 긍정적 영향을 줄 것이라고 관측했다.
지난 5일 한국 취재진과 인터뷰를 진행한 폴 커닝햄 케이던스 시스템 검증그룹 수석 부사장은 2나노 반도체 시대의 해결 과제에 대해 이렇게 진단했다. 그는 "현재 세계 파운드리(칩 위탁생산) 회사의 2나노 공정에서 가장 중요한 것은 수율 안정화"라면서 "반도체 설계에서 검증해야 할 요소가 기존 대비 4~10배까지 늘었다"고 밝혔다.
2나노 시대에 들어서면서 검증 요소가 증가하는 이유는 칩 속 연산 장치의 수가 늘어나기 때문이다. 기존 4~5나노 대비 회로의 선폭이 줄어드는 만큼 내장되는 연산 장치(코어)의 수도 크게 늘어나게 되는 것이다.
커닝햄 부사장은 "이러한 상황에서 공정 수율을 안정화하려면 사전 설계를 검증하기 위한 프로그램 수요가 급증할 수밖에 없다"고 밝혔다.
현재 2나노 공정은 삼성전자, TSMC, 인텔 등 세계 최대 파운드리 업체들이 양산 적용을 위해 개발하고 있다. 세계적인 EDA 툴 회사인 케이던스는 이들과 협력해 2나노 공정 구현을 위한 설계 소프트웨어 뿐만 아니라 설계 검증 툴까지 제공하고 있다.
2나노 공정 외에도 최근 반도체 업계를 강타하고 있는 3D 패키징 분야에서도 EDA 툴의 역할이 크다고 강조했다.
커닝햄 부사장은 "3D IC 상용화는 반도체 업계의 큰 전환점이 될 것"이라며 "팹리스, 파운드리, 메모리, EDA 툴 업체 등 다양한 기업들이 협업을 통해 기술 개발을 진행하고 있다"고 말했다. 케이던스는 지난해 출범한 3D 칩 통합 컨소시엄 UCIe에서 삼성전자, TSMC, 인텔, AMD, 시높시스 등과 플랫폼 구축에 참여하고 있다. 특히 최근 삼성 파운드리에 '인테그리티 3D-IC’라는 회사의 독자 설계 툴을 제공한다고도 발표했다.
또한 케이던스는 주력 사업인 반도체 EDA 툴 뿐 아니라 항공, 자동차, 바이오 등 다양한 분야로 사업을 확대할 계획이다. 산업별로 설계 단계에서 다양한 시뮬레이션 결과를 제공할 수 있는 솔루션을 제공할 방침이다. 커닝햄 부사장은 "반도체 EDA 시장에서 35년간 쌓은 소프트웨어 역량으로 시장 외연을 확대할 계획"이라고 설명했다.
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